賽靈思ISE 12設計套件(FPGA/DSP和嵌入式處理系統) Xilinx ISE Design Suite v12.1 LINUX 英文版 DVD

2010年5月4日，中國北京——全球可編程平台領導廠商賽靈思公司（Xilinx,Inc.(NASDAQ:XLNX)）日前推出ISE?12軟件設計套件，實現了具有更高設計生產力的功耗和成本的突破性優化。ISE設計套件首次利用“智能”時鐘門控技術，將動態功耗降低多達30%。此外，該新型套件還提供了基於時序的高級設計保存功能、為即插即用設計提供符合AMBA4AXI4規範的IP支持，同時具備第四代部分重配置功能的直觀設計流程，可降低多種高性能應用的系統成本。

在為所有Xilinx?Virtex?-6和Spartan?-6FPGA產品系列提供全面生產支持的同時，ISE12版本作為業界唯一一款領域專用設計套件，不斷發展和演進，可以為邏輯、數字信號處理(DSP)、嵌入式處理以及系統級設計提供互操作性設計流程和工具配置。此外，賽靈思還在ISE12套件中採用了大量軟件基礎架構，並改進了設計方法，從而不僅可縮短運行時間，提高系統集成度，而且還能在最新一代器件產品系列和目標設計平台上擴展IP互操作性。

賽靈思ISE設計套件高級市場營銷總監TomFeist指出：“賽靈思FPGA為各種應用和市場領域成千上萬的設計人員提供創新平台。設計人員在他們的新一代產品中繼續不斷地採用賽靈思的FPGA，因為藉助我們的產品，他們能在縮減系統成本、降低功耗以及提高性能等要求方面實現最佳平衡。ISE12設計套件專門為滿足設計者的上述目標進行了優化，包括通過功耗和成本方面的軟件創新，最大限度地發揮Virtex-6與Spartan-6器件及平台的功能，並且顯著提高了整體設計生產力。”

智能自動化實現功率優化
ISE12設計套件推出了FPGA業界首款帶自動化分析與精細粒度（邏輯切片）優化功能的智能時鐘門控技術。該功能專為減少轉換次數而開發，而轉換次數正是降低數字設計動態功耗的主要因素。上述技術的工作原理是，利用一系列獨特的算法來分析設計方案，以檢測每個FPGA邏輯切片中轉換時不改變下游邏輯和互聯的順序元件（即“轉換”）。該軟件生成的時鍾啟用邏輯會自動關閉邏輯切片級不必要的活動，避免關閉整個時鐘網絡，這樣可以節省大量的功耗。

生產力更高，性能更強
ISE12設計套件的高級設計保存功能使設計人員能夠通過可重複使用的時序結果快速實現設計時序收斂。設計人員不僅能將設計方案進行分區，集中精力滿足關鍵模塊所需的時序功能，而且還可在進行其他部分的設計工作時將這些模塊鎖定，以保存其佈局佈線。為推出即插即用型FPGA設計，賽靈思正對開放式ABMA4AXI4互聯協議上的IP接口進行標準化，這既簡化了賽靈思及第三方供應商提供的IP集成工作，同時最大限度地提高了系統性能。為了高效映射於FPGA架構，賽靈思還與ARM公司共同定義了AXI4、AXI4-Lite和AXI4-Stream規範。

部分重配置降低成本
桑迪亞國家實驗室（SandiaNationalLaboratories）嵌入式系統工程師JonathonDonaldson指出：“部分重配置功能對太空應用非常重要，它不僅能支持設備在軌'升級'，而且還能大幅減少對抗輻射非易失存儲器的需求，這種存儲器通常非常昂貴而密度較低。自從部分重配置技術隨賽靈思FPGA誕生以來，我們就一直使用這種技術，而且對工具的質量改進很滿意。有關工具非常實用，幾乎適用於各種情況。ISE設計套件最新版本則讓這些工具更加方便易用。”

部分重配置技術能在不中斷其它邏輯工作的情況下下載部分bit文件，從而動態修改FPGA邏輯塊。ISE設計套件12採用直觀接口，以及與用戶熟悉的標準ISE設計流程緊密結合的簡化設計方法，從而使部分重配置技術能夠輕鬆運用於賽靈思FPGA器件中。ISE部分重配置流程現在使用同樣的業經驗證的賽靈思工具和方法，滿足時序收斂、設計管理與平面規劃以及設計保存的需求。

由於支持第四代“即時”部分重配置技術，設計人員能在盡可能小型化的器件中集成多種高級應用，從而大幅降低系統成本與功耗。新一代有線光學傳輸網絡(OTN)解決方案的開發人員實施一個40G多端口復用轉換器接口，相對於不支持部分重配置的器件而言所需的資源減少了三分之一（參見2010年3月16日的新聞稿）。包括軟件無線電在內的眾多其它應用也受益於賽靈思FPGA按需重配置功能所提供的更高靈活性優勢。

立即啟動設計工作
ISE設計套件12創新技術將分階段推出，其中面向Virtex-6FPGA設計的智能時鐘門控技術現已隨12.1版本推出；面向Virtex-6FPGA設計的部分重配置技術將隨12.2版本推出；而AXI4IP支持將隨12.3版本推出。ISE12套件可與Aldec、CadenceDesignSystems、MentorGraphics以及Synopsys等公司推出的最新仿真和綜合軟件協同工作。

此外，相對於前版而言，通過改進嵌入式設計技術，12.1版軟件的邏輯綜合平均速度提升2倍，大型設計實施運行時間縮短1.3倍。12.1版本軟件還為Virtex-6FPGA多模無線電目標設計平台、Spartan-6FPGA工業自動化與工業影像目標設計平台以及Virtex-6HXTFPGA100GOTN和包處理目標設計平台（今年晚些時候推出）提供了擴展的並經生產驗證的IP。

定價與供貨情況
ISE12.1設計套件可立即提供各種ISE版本，邏輯版本的起始價格為2,995美元。客戶可從賽靈思網站免費下載全功能30天評估版本。歡迎立即使用12.1版軟件，如欲了解ISE12設計套件中有關降低功耗與成本的設計方法和生產力創新的更多詳情，敬請訪問：www.xilinx.com/cn/ISE。


XilinxintroducedtheISE®DesignSuite12softwaretoenablebreakthroughoptimizationsforpowerandcostwithgreaterdesignproductivity.Forthefirsttime,ISEdesigntoolsdeliver'intelligent'clock-gatingtechnologythatreducesdynamicpowerconsumptionbyasmuchas30percent.Thenewsuitealsoprovidesadvancesintiming-drivendesignpreservation,AMBA4AXI4-complaintIPsupportforplug-and-playdesign,andanintuitivedesignflowwithfourth-generationpartialreconfigurationcapabilitiesthatlowerssystemcostforabroadrangeofhighperformanceapplications.


WithfullproductionsupportforallXilinx®Virtex®-6andSpartan®-6FPGAfamilies,theISE12releasecontinuesitsevolutionastheindustry'sonlydomain-specificdesignsuitewithinteroperabledesignflowsandtoolconfigurationsforlogic,digitalsignalprocessing(DSP),embeddedprocessing,andsystem-leveldesign.Inaddition,Xilinxincorporatedanumberofsoftwareinfrastructureandmethodologyenhancementsthatimproveruntime,streamlinesystemintegration,andexpandIPinteroperabilityacrossitslatestgenerationdevicefamiliesandTargetedDesignPlatforms.

IntelligentAutomationforPowerOptimization:ISEDesignSuite12introducestheFPGAindustry'sfirstintelligentclock-gatingtechnologywithfullyautomatedanalysisandfine-grain(logicslice)optimizationcapabilitiesspecificallydevelopedtoreducethenumberoftransitions,aprimarycontributingfactorofdynamicpowerdissipationindigitaldesigns.Thetechnologyworksbyanalyzingdesignsusingaseriesofuniquealgorithmstodetectsequentialelements...

FEATUREDDesignTools

ISEDesignSuite:LogicEdition
Front-to-backFPGALogicDesign
*CompleteflowforRTL-baseddesign
*Attainultimateproductivity
*Achieveoptimalsystemperformance

ISEDesignSuite:EmbeddedEdition
IntegratedEmbeddedDesignSolution
*Useonetoolchainforhardandsoftmicroprocessors
*Reducesboardcomplexityandcost
*LeverageintelligenttoolsandIP

ISEDesignSuite:DSPEdition
ForHigh-PerformanceDSPsystems
*LeveragetoolsandIPforvariedapproaches
*AddressesDSPperformancebottlenecks
*Enablesleading-edgealgorithms


ISEDesignSuite12.1配置
賽靈思ISEDesignSuite12.1版軟件提供了一個可定制的環境，可以通過定制來適合設計人員的特殊需要：
ISEFoundation是業界最全面的可編程邏輯設計環境。ISEFoundation支持所有賽靈思領先CPLD和FPGA產品系列，並且提供了完成任何邏輯設計所需要的一切，即可以獨立運行，也可以與第三方EDA設計工具緊密集成。ISEFoundation免費提供了ISESimulatorLite版本，並且提供了升級到ISESimulator全功能版本的選擇。ISEFoundation支持MicrosoftWindows和Linux環境。
ISEWebPACK可從賽靈思網站免費下載。ISEWebPACK?為完成採用賽靈思CPLD和低密度FPGA的可編程邏輯設計提供了所需要的一切，並且包含業界領先的ISEFoundation工具中的同樣工具。ISEWebPACK支持MicrosoftWindows和Linux環境。
SystemGeneratorforDSP–SystemGeneratorforDSP套件為採用賽靈思FPGA的高性能DSP系統提供了完整的設計環境。通過Simulink和MATLAB系統建模和自動代碼生成的無縫集成，高級抽象可自動編譯到高度並行的系統中，並且不會帶來任何性能損失。SystemGenerator是XilinxXtremeDSP解決方案的重要部分。XtremeDSP解決方案提供了先進的芯片技術、設計工具、IP內核、開發套件以及專用設計和教育培訓服務。
AccelDSPSynthesisTool-AccelDSP?綜合工具可直接從浮點MATLAB®M-文件自動生成可綜合的RTL模型。利用AccelDSP綜合工具，以MATLAB語言編寫的算法可驅動整個設計和驗證流程。從浮點定義到門級實現的所有主要步驟都可從MATLAB源語句生成，並且可通過直觀的用戶界面控制。
XilinxPlatformStudio(XPS)–對於適配到XilinxFPGA的採用PowerPC?硬處理器核和XilinxMicroBlaze?軟處理器核的嵌入式子系統，XilinxPlatformStudio套件可以完成設計的簡化、抽象和加速。XPS套件與計算IP庫、軟驅動、文檔、參考設計和MicroBlaze軟處理器IP內核共同構成賽靈思嵌入式開發套件（EDK）的一部分。
PlanAhead設計和分析工具-通過採用過去ASIC設計人員常用的分層佈局規劃技術來提高綜合和佈局佈線等設計步驟的效率，PlanAhead工具支持FPGA設計人員取得更優異的結果。這一方法可大大減少設計反復次數和縮短反复時間，並且平均可將設計性能再提高15%。PlanAhead用戶可快速通過“whatif”假設分析來儘早確定並排除潛在問題，同時將關鍵路徑和模塊分組並通過連接分析和利用率控制來提高布通率。
ChipScopePro調試和驗證–ChipScope?Pro分析工具支持對FPGA設計進行片上實時驗證和調試，器件此時仍然與整個系統互動。與傳統調試方法相比，可以使驗證週期縮短50%。ChipScopePro還可以直接與Agilent邏輯分析儀配合使用，實現更深的FPGA信號分析。
ISESimulator-ISESimulator提供了與ISE環境集成的完整的全功能HDL仿真工具。ISESimulator有兩個版本。ISESimulatorLite隨所有版本ISE免費提供，為HDL源代碼不超過1萬行的CPLD和低密度FPGA設計提供了一個理想的解決方案。ISESimulator完全版支持所有設計密度，可做為ISEFoudation的低成本附加模塊提供。
ModelSimXilinxEditionIII–ModelSimXEIII是完整的PC硬件描述語言（HDL）仿真和調試環境，支持設計人員完成HDL源代碼、功率以及時序模型的驗證。MXEIII提供了100%和VHDL和Verilog語言覆蓋，提供了源代碼察看器/編輯器、波形察看器、設計結構瀏覽器、列表窗口以及其它功能來提高生產力。